FPGA的门控时钟如何时序约束

直接剔除就行了，如：
set_false_path -to [get_pins */S*]

直接剔除?
有一个信号穿过源时钟和门控时钟报告中有此信号的hold违例，如何解决?
谢谢诸位

FPGA不要搞门控时钟，延迟比较大，不像ASIC。

你是例化的BUGCE吗?还是你自己写的RTL代码?

这个FPGA是用来验证IC的，门控需要加上，门控是例化的IP。

help！

例化的什么IP?可以改成时钟使能

LS正解

用的ALT_CLKCTRL，就想用门控时钟啊,不想用使能代替门控啊，有没有解决办法啊，诸位，谢谢啦！

期待..................

help！

FPGA中设计使用门控时钟不是会造成较大的clock skew吗?

用FPGA验证IC时IC的门控时钟如何处理?