使用原理图建立工程遇到“黑箱子”问题

在网上找的教程，学习如何在ISE中，使用原理图建立工程，如下图所示，是一个2-4译码器。用到的元件全是系统自带的，然而当最终“view HDL function model”的时候，却说用到的这些元器件，“AND3B2”"AND3B1""AND3"全是“black box”。请问这是什么原因?明明是系统中自带的元件，难道还需要我自己写HDL文件去描述它们的行为吗?

期待中.....................

   在XILINX官网上提问，有人解答了，只要没有HDL代码而生成的对象都是黑箱子，如果是（1）CORE Generator modules （2）
Instantiated EDIF files （3）
Instantiated primitives 这几种方式生成的对象，也是黑箱子，因为不是用HDL生成的。这几种黑箱子可以忽略。