FPGA,CPLD和ASIC
- · <low power methodology manual>学习小组11-26
- · 请大家推荐一下xilinx的开发板11-26
- · 谁有modelsim啊完整的,网上太缺德了,还分了11卷11-26
- · 急寻串口问题解答11-26
- · 请教高手,时钟信号做数据11-26
- · 关于串口通信的许多问题11-26
- · 关于if语句11-26
- · 求助:Cadence混合仿真出错11-26
- · FPGA的速率在逻辑很复杂的时候是不是会降很多,谢谢11-26
- · 初来宝地,欲交流SOC设计经验11-26
- · 为什么只能进行功能级仿真,别的仿真做不了?11-26
- · about if-eles if-else (verilog)11-26
- · if语句的执行顺序问题11-26
- · Modelsim后仿真问题11-26
- · 测试代码问题11-26
- · DDR2效率问题11-26
- · Xilinx-ISE8.2i中波形仿真时候INOUT型口做输出时候怎么都出不来信号波形,为何?11-26
- · 求助关于signal tap,大概会占去FPGA多少资源?11-26
- · 跪求 xilinx ISE 8.2 序列号11-26
- · Modelsim DE & SystemVerilog11-26
- · 如何把设计中的普通信号约束到全局网络上?11-26
- · FPGA程序加载11-26
- · 在综合的时候DC会把un-used logic 去掉吗?11-26
- · 弱弱的问关于不同位宽信号的赋值问题。11-26
- · NiosII IDE 中alt_timestamp()函数测量时间的精度是多少11-26
栏目分类
最新文章
