FPGA的速率在逻辑很复杂的时候是不是会降很多，谢谢
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关键看你的实现方法，我就用spartn 2 (速率 120M以内)实现了400MBYTE的数据采集，只要在外面用PECL电路把8BIT锁存为32BIT不就行了
FPGA的速率在逻辑很复杂的时候是不是会降很多，谢谢
增加流水级数，速率不会降很多的
FPGA的速率在逻辑很复杂的时候是不是会降很多，谢谢
不知道小编说的逻辑复杂是不是指资源占用率很高，如果是的话速度要上去是比较难的，一方面可能没有资源来插入流水线，另一方面，布线延时可能会非常大。
FPGA的速率在逻辑很复杂的时候是不是会降很多，谢谢
如果不考虑资源
增加合适级数的流水线，是能够把速度提到极限的
FPGA的速率在逻辑很复杂的时候是不是会降很多，谢谢
有理
FPGA的速率在逻辑很复杂的时候是不是会降很多，谢谢
但有的情况是不能加流水的。象我那个。呜呜。
系统对整体延迟要求非常高。
FPGA的速率在逻辑很复杂的时候是不是会降很多，谢谢
我的采集卡要求对一段时间的信号不间断采集，中间不能有停顿，数据采集要求达到实时，处理不需要。不知道您说的流水线是指什么呢。
FPGA的速率在逻辑很复杂的时候是不是会降很多，谢谢
楼上各位都说得很好啊
其实FPGA速度问题，本人觉得，首先和逻辑生成方式有关，比如用流水方式速度要很很多。另外和综合工具关系也很大。另外，如果充分利用FPGA内部的特殊资源，比如BUF，GBUF，CARRY LOGIC等，也会对降低延迟有很大帮助。由于FPGA内部的结构因素，如果能降低扇出系数，对延迟的降低有很大好处。
FPGA的速率在逻辑很复杂的时候是不是会降很多，谢谢
怎么有效降低扇出系数呢?
如果充分利用FPGA内部的特殊资源，请问如何才能充分利用它呢?
需要代码什么风格吗?还是?
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