请教高手，时钟信号做数据
时间：10-02
整理：3721RD
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我现做module，其中有一个clk，既做数据有做时钟，下降沿有效，我怎么在sdc或者其他设置中，让我clk的下降沿能够采样到自己的高电平?
你疯啦吧小编，时钟下降沿采到高电平，除非时钟到达D端比到达CLK端慢。要不在时钟上插入两个非门，keep住，试试看行不行?
弄出一个相位差180°的同频时钟即可
不建议这么设计，
一看小编就是新手
表示不理解为什么这么做！
你直接就用SERDES就可以了。这是高速业务信号中用的