about if-eles if-else (verilog)

case (rcv_stats)
abs:
   if (sin)
         begin
            Rcv_next_state <= waiting;
         end
   else if (~sin)
         begin
         Rcv_next_state <= rcv_locked;
         end
   else
         begin
            Rcv_next_state <= check_lock;
         end
  ....
  请问是如何执行的，如果是顺序执行的话，由于if, else if的条件是对立的，一定有一个执行，是不是说else就永远不会执行?

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只有一个被执行

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是不是说else就永远不会执行?

about if-eles if-else (verilog)
VHDL中有9值逻辑,并不是只有0和1两个值的.

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else应该不会被执行吧！

about if-eles if-else (verilog)
在rcv_stats从sin变化到到~sin时，会存在一段时间的不稳定期，多长时间由布线决定，此时else会被执行，

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我觉得不会执行，综合器看到这个else可能会认为永远不可执行而优化掉。
没有试过，说错了勿怪。

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应该被综合掉了

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