如何把设计中的普通信号约束到全局网络上?
时间:10-02
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如何把设计中的普通信号约束到全局网络上?
比如说,我在FPGA内部用组合逻辑产生了一个门控时钟,我想把这个产生的门控时钟约束到全局时钟的网络上,提供给各个触发器,这样该如何约束?
比如说,我在FPGA内部用组合逻辑产生了一个门控时钟,我想把这个产生的门控时钟约束到全局时钟的网络上,提供给各个触发器,这样该如何约束?
加个BUFG
那有可能是全局时钟树的约束。
找到答案了。在QUARTUSii中,在Assignment Editor中Assignment Name中设置为Auto GLOBAL CLOCK,
VALUE 设置为ON
代码里直接加个BUFG就可以
5# ineedpower
请问bufg如何写,能否举个例子给个说明啊?
受教了
学习下
BUFG(
.I(),
.O()
);
