FPGA,CPLD和ASIC
- · 请教:FPGA芯片RAM分割问题11-26
- · 有人知道tcad里的doping concentration是什么意思吗?11-26
- · 求verilog/VHDL源代码网站11-26
- · 请教一个ncverilog在compile时定义路径变数的问题11-26
- · 关于DC网表综合中的memory11-26
- · 仿真Altera DDR2 IP Core11-26
- · 求高人解答编译WARNING的问题11-26
- · 请教采样误差的问题11-26
- · quartus中如果设置管脚为虚拟管脚并烧入FPGA会出现什么情况?11-26
- · 求高手解释RTL视图11-26
- · xilinx 的BUFGMUX输出为'0'?11-26
- · 请教高手,在Xilinx FPGA上,怎样用逻辑门的级联来实现信号的延迟?11-26
- · 111111111111111-26
- · 关于MCU中总线的实现方式11-26
- · 关于ASK解调的verilog HDL设计的疑问11-26
- · 请教一个卷积器设计的问题11-26
- · 本人想学习FPGA,谁能介绍一个开发板呢?11-26
- · 求教FPGA中IP核的复用问题(VHDL)11-26
- · FPGA中怎样编写,使用自定义函数(VHDL)11-26
- · SPI问题请教!11-26
- · 如何在综合器中限制扇出个数?11-26
- · 有从事High-level Synthesis方面工作的吗?11-26
- · quartus linux安装配置11-26
- · FPGA板级调试,项目太大,求调试方案?11-26
- · synplify compile 时间过长11-26
栏目分类
最新文章
