请教高手，在Xilinx FPGA上，怎样用逻辑门的级联来实现信号的延迟？

请教高手，在Xilinx FPGA（Spartan 3：无IDELAY模块）上，怎样用逻辑门的级联来实现信号的延迟?
FPGA的输入端口中，数据和随路时钟不同步，现想把时钟信号稍作延迟，然后用来采数据，但XST都把多余的逻辑门综合掉了，怎样设置ise(12.1),才能让这些故意重复的逻辑门保留下来呢?
另外，随路时钟已经是整个设计的最高频率时钟（122.88MHz）。

为什么要这么做呢?时钟边沿在那里，你往前也能采样，往后也能采样，只要满足建立保持时间，就肯定能采样到。不知道你说的不同步，是说频率不同还是相位不同?

首先，如果你自己增加逻辑去延迟时钟，你如何能保证每次延迟的时间都是一样的呢，事实上每次重新布局布线后，管脚到逻辑的延迟都可能会不一样，如此的话，你又如何保证设计每次都能成功呢。
其次，你要在时钟管脚后添加DCM，这个时钟管理模块有非常多amazing的特性。试试看吧。

参照xilinx文档xapp454，里面有你要的答案，不懂再找我好了