FPGA,CPLD和ASIC
- · 大家给推荐一个好用的verilog hdl的编译器11-26
- · 有做过旋转增量式编码器的加减计数的吗?关于加减计数的误差问题。11-26
- · 求助:用VHDL语言设计多相滤波器11-26
- · 内建自测试和扫描链测试问题11-26
- · 多次复位导致报错,FPGA问题求助11-26
- · 准备学习FPGA 帮忙推荐些基础的书吧~11-26
- · 急 为什么要自己写乘法器代码?11-26
- · 现在国外ic发展前景怎么样,是不是ic行业已经开始趋于下降期了11-26
- · modelsim仿真时遇到的错误11-26
- · 问大家个初级问题11-26
- · 急! modelsim 双击文件又调起一个modelsim11-26
- · 被verilog 的信号敏感表弄有些糊涂了(转)11-26
- · RAM模块如何验证功能11-26
- · verilog reg变量问题11-26
- · 一个IC团队的人员配置是怎样的啊?11-26
- · 在verilog中嵌套写case语句好不好11-26
- · Altera DDR2 SDRAM IP性能测试11-26
- · IO设计问题11-26
- · 当ALWAYS超个两个边沿11-26
- · 求教:FIFO的写时钟可以为非周期信号吗?11-26
- · fpga实验板上ad转换芯片输出的数字数据类型是?11-26
- · Quartus中利用FFT的IP核无法仿真出数据波形11-26
- · 用dsp builder 实现设计,可行性?!11-26
- · timequest不报violation,电路仍然跑不起来,我该怎么去找问题?11-26
- · 关于关键路径的问题~~11-26
栏目分类
最新文章
