大家给推荐一个好用的verilog hdl的编译器

大家给推荐一个好用的verilog hdl的编译器
只是检察语法的话就用modelsim做，还可以进行方真，不过要想做可综合的还是用综合软件把，不要嫌麻烦。

大家给推荐一个好用的verilog hdl的编译器
谢谢板主回复

大家给推荐一个好用的verilog hdl的编译器
bluefire ,muxplus怎么不好用啦?
具个例子看看

大家给推荐一个好用的verilog hdl的编译器

module asd(d,clr,clk,q);
input d,clr,clk;
output q;
reg q;
always
@(clr)begin
if(！clr)
assign q=0;
else
     deassign q;
end
always
@(negedge clk)q=d;
endmodule
编译通不过
ise可以
还有其他一些书上的简单的例子程序它也编译不了。很奇怪

大家给推荐一个好用的verilog hdl的编译器
verilog啊，不会啊

大家给推荐一个好用的verilog hdl的编译器
错怪maxplus了。
deassign q;
这样的语句是不可综合的。ise通过了也不推荐这么用，可能会出问题的。

大家给推荐一个好用的verilog hdl的编译器
原来如此，呵呵，初学这个，很多不懂啊，谢谢板主指教

大家给推荐一个好用的verilog hdl的编译器

module asd(d,clr,clk,q);
input d,clr,clk;
output q;
reg q;
always
@(clr)begin
if(！clr)
assign q=0;
//else
//   deassign q;
end
always
@(negedge clk)q=d;
endmodule
这样也不行啊，小编帮忙啊

大家给推荐一个好用的verilog hdl的编译器
always 块里面怎么能用assign 呢。

改为
always @(clr)
begin
  if(！clr) q=0;
  else q=1;
end

大家给推荐一个好用的verilog hdl的编译器
我靠,比我还天才,结构竟能混合用！

大家给推荐一个好用的verilog hdl的编译器
呵呵，刚开始吗。

大家给推荐一个好用的verilog hdl的编译器
我喜欢用mentor公司的fpgaadvantage

vcs or modelsim

我也来讨论一个，嘿嘿！

就是啊，你都always了，你还assign 干什么啊。直接赋值得了啊。

用linux的vim，太好用了！

use questam

初学者  收获很多 谢谢

这个不清楚了，知道vhdl的

小编看看贝斯克的两本书吧
对verilog建立个正确清晰的概念

长知识，

看了之后长见识了，感觉Quartus2不错呀

我也在寻找，求大虾推荐一个好用的哈