timequest不报violation，电路仍然跑不起来，我该怎么去找问题？

大家好，我最近碰到点问题，我在做FPGA的时候，有些时候，timing的报告是不报violation的，但是电路的功能就是不行，有点不知道怎么下手去修改了，大家有遇到相同的情况的吗?帮帮忙，谢谢

仿真。

timing没有问题，逻辑不会有问题吗?约束完备吗?

小编............

同意楼上的，约束一定要全

仿真；
signaltap拉内部波形看。

那应该是逻辑有问题

sorry，昨天发了好久没人看，我都差点忘记这个帖子了
   事情是这样的，我是做FPGA验证的，现在芯片已经流片，ASIC的功能是确认无误的，但是我在FPGA上怎么都调不出来
     singnaltap我也做过，看不到任何信号变化
     至于约束的完整性问题，同样的约束，同样的环境，SOC里面其他模块相同，仅仅换了个ARM的内核之后电路也能跑动。
     我很疑惑啊，我怀疑是电路之间互相影响的原因，但是调了好久还是没有什么心得