FPGA,CPLD和ASIC
- · 请教一下计时器的设计11-26
- · 加入ucf到工程但是不认11-26
- · Altera FPGA NIOSII 编译错误信息11-26
- · 有么有Verilog实例比较多的资源推荐一下?11-26
- · verilog中关于并行传输的问题11-26
- · verilog hdl语言,小问题求助,关于高阻态。11-26
- · 请问为什么要用独立的电路综合软件如synplify呢?11-26
- · 关于状态机被综合掉的问题11-26
- · Technology Map Viewer与RTL Viewer描述电路不一样11-26
- · 请教各位高手 关于FPGA学习的问题11-26
- · verilog按要求分频和调节占空比。新手,感觉问题比较复杂,请高手点拨。11-26
- · ASIC/FPGA功耗估算中的翻转率问题11-26
- · 新手求助,诸如perl、tcl这些脚本在FPGA/ASIC开发中有什么用啊?11-26
- · 建立时间不够的话会出现什么问题,如何解决。保持时间不够怎样解决?11-26
- · FPGA在多大的时钟下会频繁遇到时序收敛问题?11-26
- · 关于由RTL得到状态图求助11-26
- · xilinx spartan3 FPGA内 相同bank中的多个Vcco必须接一个电压吗?能否空置?11-26
- · 有哪位高手做过将Serdes加在FPGA中吗?11-26
- · 无盘工作站 vmware synopsys licence11-26
- · 请教后仿真中一个重大发现timescale11-26
- · verilog代码 信号同步问题11-26
- · 请教Modelsim的一个用法技巧,大家都需要的11-26
- · 数字clock generator 怎么做?11-26
- · 求教 关于FPGA中 的clock skew 的问题11-26
- · synplify retiming11-26
栏目分类
最新文章
