求教 关于FPGA中 的clock skew 的问题

小弟在弄FPGA 的过程中发现我的clock skew 很大，有没有方法可以解决?当时我的时钟分配的引脚不是全局时钟的引脚。还有在减少clock skew 的方法是在前端（coding 中）减少，还是在后端中减少? 新人希望得到指教，谢谢！

那你设为全局时钟不就可以了。

这个跟前端没多大关系，跟布局布线关系大

我也想把它分配到全局时钟引脚，但是有外部的接口卡的限制，这个方法行不通，但是还是要谢谢两位的指导，谢谢！

约束一下试试

做时序约束！

在FPGA内部上PLL然后走buffer出来全局时钟网络试试呢

时钟 从普通引脚进入FPGA内部后，也照样可以布线到FPGA的全局时钟线上，这个加个约束就可以了，
altera的话就在assignment里家clock setting和global clk的约束，xilinx的话就用原语BUFG约束在rtl的code中就可以了。
FPGA的clock skew问题除了使用专用时钟线资源，别无他法。这也是做FPGA的基本常识。

1:有用bufg?
2：clock路径上有其他逻辑，比如gated clock或除频?

谢谢各位大侠的指导！

8楼说的：altera的话就在assignment里家clock setting和global clk的约束，xilinx的话就用原语BUFG约束在rtl的code中就可以了。
    是什么意思，我搞不懂，望赐教，谢谢！