FPGA在多大的时钟下会频繁遇到时序收敛问题？
时间：10-02
整理：3721RD
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讨论一下，FPGA在多大的时钟下会频繁遇到时序收敛问题?我个人经验，在100M以下，一般不会有什么问题，设计代码比较随意，但超过100M，时序收敛问题比较多，设计的注意事项也多了！
这个和器件的速率等级也有关系的。
很少有用到高速度等级的器件吧，比较难买！
小编说的对，100M很普遍。我的经验是一个路径如果上3个adder或者五六个MUX基本上就下100了
这个是个经验值.....感觉用处不大.....
和设计直接相关吧，如果是ASIC的代码，在FPGA上可能只能跑50M
这个和器件能力也有关系！
这个东西应该没有什么经验，看电路的复杂程度，如果组合逻辑很大，跑20MHz可能都会有问题。另外，如果有异步电路，即使电路很小跑100MHz也还是可能出问题，需要下好约束才能解决问题。
根设计和板子都相关