FPGA,CPLD和ASIC
- · 谁有当年风靡FPGA设计界的VX-SP306开发板的全套资料?11-27
- · 请教一个primetime静态时序仿真的问题11-27
- · SDK和DS驱动11-27
- · 求助,dc没有output delay 设置窗口(dv)11-27
- · modelsim后仿出现不定态11-27
- · 菜鸟求助 vhdl编写哪里出了错呀?11-27
- · 我发了个交流帖一直处于审核状态,哪位版主帮我审核一下,谢谢啊11-27
- · SDRAM初始化问题11-27
- · 菜鸟求助!modelsim仿真I2C过程出问题11-27
- · 请教关于FPGA实现FFT的问题11-27
- · sdram刷新11-27
- · 想问下有没有类似EETOP的纯软件论坛11-27
- · 最近项目中遇到的dcfifo的问题,和大家分享一下!11-27
- · modelsim的仿真问题11-27
- · DC导出的网表疑问11-27
- · 如何降低fan-out太大导致的延时11-27
- · 懂得Quartus II进来看下!11-27
- · 关于DC综合的一个问题11-27
- · ISE中什么是hold path啊?11-27
- · altera ddr2控制器求助,快疯了!11-27
- · 触发器仿真的问题11-27
- · 第一次使用ALTERA的ALTLVDS,诸多问题,还请大家不吝赐教11-27
- · 综合报告 时序报告的时序不满足11-27
- · 经理,到底是我孤陋寡闻还是您信口开河:VHDL和Verilog差别有那么大吗?11-27
- · 苏州有哪些做FPGA的公司啊11-27
栏目分类
最新文章
