懂得Quartus II进来看下！

请问各位大侠
小弟在用Quartus II编译后，时序分析报告中写出时钟信号clk 是restricted to xxMHz，
而不是正常的clk能跑的最高频率，为什么会出现这个restricted to xxMHz啊?怎样让时钟clk显示他能跑的最高频率?
谢谢各位了！

整个设计都是同步的吗?

我是有一个大的系统，但我把他分成了好几个小模块，有大部分模块只有一个单独的时钟。我只编译这些单独模块时，也是会出现这个情况，而且好几个模块都是这样的。但也有个别几个模块能正常显示最高的工作频率啊，好怪啊！
谢谢了

是不是你这些模块组合电路太多了，或者没有添加约束