经理，到底是我孤陋寡闻还是您信口开河：VHDL和Verilog差别有那么大吗？

今天一早在公司上班，我们研发的大领导说一个客户需要一个Verilog版本的源代码，因为我们自己开发是用的VHDL，所以领导让我转换成Verilog的，这本来没什么。但这时我的直接上司，我所在的项目组的经理，听到这个，开始掺言了，云为什么那个客户要用Verilog而不用VHDL，然后说VHDL是如何如何规范，Verilog又是如何如何不适合逻辑设计，我当时忍不住了，说了句“外面IC公司大部分都是用的Verilog，适不适合开发实际电路基本上只和自己写的代码有关系”（我现在这家公司不做IC，只是做FPGA而已，而且做得不复杂，根本没有多少技术含量），经理没打住，继续说，“VHDL是专门用于硬件开发的，Verilog本来就是C语言”，我当时听到差点没吐血，心想，“卧槽，这么弱智的话你都能说出来，你他吗的还真是奇葩啊，你他吗C语言里面用个always块那编译器能认吗”，然后我就又说了一句话“Verilog只是形式上和C语言有点相似而已”，经理继续：“用Verilog写出来的代码很容易被综合成乱七八糟的电路，特别是那些复杂的电路”，卧槽，卧槽！卧槽槽槽！这他吗什么逻辑?！然后经理又来了一句，“复杂的电路，在VHDL里面光用process来描述肯定是不行的，还要用其它很多不同的语法”，听到这句，我他吗真的想撞墙！这个傻比经理，我之前看他写的VHDL代码已经够烂了，里面一会儿用RECORD，一会儿又到处乱加IF ELSE语句，还有些乱七八糟、让人眼花缭乱的什么非主流语句都上来了，我看着心里已经觉得很窝火了，他居然好意思在这里吹这个！而且他居然认为他这种代码风格很牛比很高端！卧槽！
一个项目组的负责人，就这水平?！再加上今天去客户那，客户也直接很不客气地说，我们公司的技术水平真的很差。
我们公司最近在推一个IP核，其实是一个很简单的东西，关键问题是，这个IP，和我一起去的那个小伙（他在这家公司待的时间比较长），说，这个IP没有做过仿真。我晕！连基本的仿真都不做，就敢卖给别人！牛比！
这个破公司真的是待不下去了，唉，准备准备，卷铺盖走人吧。

顺便说一句，我对VHDL和Verilog没有偏见，两种语言我在开发中都用过，不同的公司

随着systemverilog越来越普及，vhdl用的人越来越少了。

VHDL 一般在台湾用的比较多， 还有就是国内开始的那一批老技术员工， 他们最开始接触的就是VHDL， 后面才有的VERILOG ， 现在好多大学开的硬件描述语言几乎都开verilog, VHDL 的使用是很少了， 个人感觉还是VERILOG 好用

现在Verilog的群众基础广

标题很震撼！确实，领导如果对某些问题一知半解，偏偏他又喜欢瞎指挥，下面干活的人确实很累，很闹心！

嘿嘿，你和经理争啥
verilog码农飘过

    爆一下公司的名字呀……

强帖，支持

个人觉得语言只是工具，做数字逻辑设计最重要的还是电路结构设计和时序关系设计。另外一个完全没有经过验证的设计就是再复杂也等于零。

支持赶紧走人，
既然产品是卖给客户的，那就应该想到客户大部分还是希望用于verilog版本的，毕竟这个在国内行情里更常见。另外，就算是客户提出了其它的要求，也应该与客户好好沟通，如果对方需要代表了很多客户的共同需求，那就应该满足；就算没有，也应该好话好说，想出让大家满意的方案，不应该自以为是地比较好坏。

说句不客气的话，跟着这种技术水平的经理，没什么前途～

爆一下公司名字呗~

爆一下公司吧，免得大家上当。没有验证的东西就敢上，真是地有多大产，人有多大胆。

还经理呢      
设计的是电路    不是语言
哥们有时候 还电路图设计呢，
状态机手工设计    比DC综合出来的电路能节省百分之几十

对这经理无语了

真闹心~

我们学校开的硬件描述语言的课就是verilog

以前自学VHDL，半年才入门了。后来改用verilog，三天就开始写代码，因为俺的C学得很好，只需要转变一点思想就行了。

以前开过vhdl课，学了半年，什么都不会，自学了下verilog，感觉好用些。

其实语言只是工具而已，用VHDL和Verilog本质上都一样，无所谓好坏，关键是设计思想。
你把一个HDL硬生生地写成C代码，那还搞个P啊。

用过就知道区别了，VHDL更接近底层的描述，verilog的复杂语法在大型设计和IP设计的优势明显，VHDL是在verilog没有成为IEEE标准时得到普及，随着verilog开放和发展，不可否认VHDL空间越来越小了

反正我们学校只教verilog

我只会verilog，貌似我的公司设计只用到了verilog一点点语法啊。寄存器呢就是always块，组合逻辑呢就是mux，关键时序例化cell。再负责设计本质上也就是这些东西吧。

这样就对了，verilog用到10%就差不多了，用太多会出问题的

你是指验证方面吗?设计方面我看不出有多少区别，请指点。

设计最大的区别也是促成我们最后放弃vhdl的就vhdl的generate对比verilog的generate，功能实在太弱了，在IP模块化设计中，几乎无法处理。用过你就深有体会了，而从代码的严谨性和物理行为的描述能力来看，我更倾向于VHDL。

verilog的码农飘过啊，表示这种情况很多啊

verilog和VHDL都只是硬件描述语言，不是编程语言，描述而已，电路要么在脑子里，要么画在纸上，以代码的形式表现出来， 跟用什么语言没有关系，以代码简洁直观为主。都说VHDL比较严谨，不过是语法检查比较严谨罢了，防止哪里不小心写错做达不到预期功能，verilog养成好的编写代码习惯就跟本没有这些问题，并且代码会较简洁，写硬件描述代码跟写其它高级语言一样，一屏能呈现越多的功能出现bug的机率就越少

    个人很赞同这个观点