• · 小波变换的FPGA设计交流11-27
• · altera mega DDR2产生ip的时候next finish按钮怎么没了啊11-27
• · dc综合如何读入宏文件11-27
• · 时钟移位11-27
• · 求教，chipscope连续数据采集11-27
• · 两个时钟域使能信号的同步，求助11-27
• · DC中这种时钟设计应该如何进行约束11-27
• · verilog设计中如何引导在综合时产生并行结构（非优先级）11-27
• · fpga输入正弦信号相比于输入方波信号会产生相位噪声吗？11-27
• · 用EDK把ip核通过总线挂载到microblaze上的问题，求各位指点！11-27
• · 新手请教SOC设计具体的流程操作11-27
• · 用Xilinx ISE10.实现Leon3的问题11-27
• · 运算模块DC约束问题11-27
• · xilinx virtex_5 DCM 综合时出错，总有信号无法布线11-27
• · 时钟数据恢复11-27
• · Quartus ii 时序约束了,真的变稳了吗？11-27
• · modelsim 仿真时出错11-27
• · 为什我我的modelsim始终添加不上xilinx的库文件呢？请各位看看我哪里操作的不对？11-27
• · 上海转altera开发板+usb jtag，可验证sdram，130元包邮11-27
• · systemverilog 验证平台11-27
• · nios硬件回传pc问题11-27
• · 求问nios对dm9000a的初始化11-27
• · 关于数字电路仿真，多个memory内的数据的转移11-27
• · 关于8b/10b编码的问题11-27
• · verilog中的延时问题11-27