verilog设计中如何引导在综合时产生并行结构（非优先级）

verilog设计中如何引导在综合时产生并行结构（非优先级）
eg.有两个选择信号a_sel,b_sel（我可以保证这两个信号绝对不会同时为高电平）
当a_sel为高电平时，输出a，当b_sel为高电平时，输出b。
前面的激励可以保证a_sel,b_sel不可能同时为高，即只有一个为高电平
假设输出端口为c
always@(posedge clk)
begin
   if(a_sel)
      c<=a;
   if(b_sel)
      c<=b;
end
我觉得应该会综合时产生优先级电路
如果换成case语句的话
always@(posedege clk)
begin
   case({a_sel,b_sel})
   2'b10:c<=a;
   2'b01:c<=b;
   default:没有其他情况了已经
   endcase
end
default值又不好写，就算写了，一定会综合出一些没用的电路
大家认为该怎么办?
加一些synopsys的综合引导语句吗?

自顶一下我自己的帖子

一些属性加上可以的。

    可以具体指导一下应该加那些属性来引导综合呢?
或者有没有一种很恰当的方式来表述我这种情况，让DC综合时直接就翻译成并行结构

自顶~有人知道吗?

always@(posedege clk)
begin
    case({a_sel,b_sel})
    2'b10:c<=a;
    2'b01:c<=b;
    default: c <= c ;
   endcase
end
这个default和你的if else一样，只是你的else没写出来而已。

   有道理，我试试~

   试了一下你的那个做法，DC因为要将{a_sel,b_sel}其他的选项都翻译成c<=c，反倒是多了一对没用的逻辑
效果都没有if(a_sel)
              c<=a;
              if(b_sel)
              c<=b;            这种好这种的话，DC只是翻译成一个两选项输入的MUX

如果有懂的人，希望继续讨论~

always@(posedege clk)
begin
   case({a_sel,b_sel}) // synopsys parallel_case
   2'b10:c<=a;
   2'b01:c<=b;
  endcase
end

不推荐的写法（用X-Insertion引导综合器收敛到Sum of Product）：
always@(posedege clk)
  case({a_sel,b_sel})
    2'b10:c<=a;
    2'b01:c<=b;
    default:c<=1'bx;
  endcase
推荐的写法（Sum of Product）：
always@(posedege clk)
  c<=(a_sel&&a)||(b_sel&&b);
这两种写法综合出的实际网表均为：
always@(posedege clk)
  c<=~(~(a_sel&&a)&&~(b_sel&&b));

需要指明的是，在两输入时，对选择信号以外的信号（a,b...），Sum of Product和Mux是一样快的，每个输入到输出都是经过两个NAND Gate。更多输入的情况时，要看STD Cell里MX3、MX4...这些Cell的内部结构。

学习了。不过一直写成有优先级，也没觉得有什么不好

   面积大~而且会有很多不需要的逻辑~变相的猥琐自己的设计，到时候综合的时候setup和hold跑不满~就只能哭了~

   回答好经典学习了