FPGA,CPLD和ASIC
- · 杭州FPGA培训学校11-27
- · 在verilog赋值语句之前加延时信息可以被综合吗?11-27
- · 关于XILINX SP6 MCB使用 调试经验分享11-27
- · (xilinx fpga)有人知道全局时钟(GCLK进,非MGTREFCLK进)经pll后怎样接入GTP模块?11-27
- · 全局时钟走线不同版本延时不同11-27
- · 使用MIG建立的Xilinx RAM控制器MCB控制一个2g DDR2,数据连续读取时假死,请教解决方法11-27
- · verilog代码奇怪的问题求助!11-27
- · 对一个即将找IC工作的毕业生,前辈们有啥指教?11-27
- · 谁知道数字麦克风D/A、A/D转换电路设计11-27
- · FPGA中的transceiver是不是里面带个SerDes?11-27
- · 有没有谁知道synopsys针对designware core的project ID11-27
- · 请教DC的synthetic library11-27
- · 请教一下,在ahb总线规范中的增量突发和回环突发分别是什么意思?11-27
- · PCIE仿真不明白的地方求助11-27
- · 同步器的展宽11-27
- · 求助各位大神,Xilinx V5 PCIe板卡导致Windows XP死机11-27
- · 时钟切换电路11-27
- · 关于OFFSET IN OU的问题~13.4 ISE~~特来求助11-27
- · synplify综合不能进行到底11-27
- · 请教信号同步后,聚合的问题。11-27
- · VHDL testbench问题求解11-27
- · synplify工程文件里面.prj怎么加语句能读flist11-27
- · 关于用altera的pcie ip核 实现DMA数据传输的问题11-27
- · 标准RGB数据转化为Pentile-type RGB的方法11-27
- · microblaze软核SDK错误,求大神支招11-27
栏目分类
最新文章
