FPGA中的transceiver是不是里面带个SerDes？

RT，FPGA中的transceiver收发的是高速串行数据，内部又将其转换为并行数据处理，所以transceiver里是不是必然带个SerDes?而FPGA中单独的SerDes又是怎么回事?各位高手，求解答。

在GT里必然有SerDes，你可以看手册，我看的是ug476，里边讲的是GTX，发送器里有PISO模块，接收器里有SIPO模块；
单独的SerDes也是有的，这个是在一般的IO Bank里，每个IO都对应的有ISERDES和OSERDES，它们是用ILOGIC和OLOGIC实现的，这个具体可以看相关的IO手册，如ug471，在Advanced SelectIO Logic Resources里讲的有。
注：我这里一般的IO Bank是和GT Quad区分的。

SerDes是SerDes，Xilinx里的GTX是GTX，你可以把GTX理解成是Xilinx自己封装处理过的SerDes，把接口开放给用户，不需要你关心具体的实现过程

明白了，谢了各位。