在verilog赋值语句之前加延时信息可以被综合吗？

比如assign #5 a = b；我之前的理解是不可以被综合，但是今天貌似看书他的意思是可以综合，感觉就是在这个赋值语句时线上加了buffer。
ASIC设计中，在综合的时候估计线延时是按照wire load model来估计的，因此，现在感觉貌似可以在ASIC中综合一个5ns的延时单元出来。
但是我又不敢肯定这点，所以求教大家讨论下这个问题。
是ASIC中哈，不知道FPGA怎样

本人也刚入行FPGA 问过几个师兄 貌似延迟只能出现在TestBench中哈 功能模块中貌似不行哦 希望能帮到你哈~

ASIC设计中,综合时，延时会被忽略掉。

哪本书上提到的?

不能，延时信息只能用来做仿真，综合的时候会被忽略。在verilog中还有initial语句也是不可综合的

印象中是不可以的，再说加buffer也不是这么个搞法吧……

这种延时一般都是用来仿真真实器件的延时，是不能被综合的，只能用于仿真。

    我又仔细的看了下，感觉确实貌似不是可以被综合的意思。恩，看来我想多了，非常感谢LS几位不厌其烦的回答

可以综合，但是没有延迟信息

忽略延时，继续综合

感谢各位

这种语法只能仿真吧，不可综合，非要延时就打几拍

恩恩，学习。那到底如何实现延时呢。

如果这可以被综合，你觉得是会被当成寄存器延迟，还是线延迟? FPGA没那么智能哈，这是不能被综合的，综合的时候会有忽略此部分的告警信息。

延时信息是不能被综合的