• · EDI中placeDesign时welltap cell和 standard cell 出现overlap12-31
• · timing问题12-31
• · 时序分析报告12-31
• · 标准单元库 LVS验证 出现property error12-31
• · ICC PR ROUTE 时出现 port is completely blocked by fixed obstructions12-31
• · 导入lef后pin name看不见？求助啦---已解决12-31
• · memory版图入门该学点什么东西呢？大神求助。12-31
• · 时序报告中最后一列的 r f 是怎么决定的12-31
• · 付费请生成smic.18工艺的RAM和rom12-31
• · 请教cpf 命令create_analysis_view 和edi 命令create_analysis_view 之间的异同？12-31
• · ncsim dump 文件大于8G时simvision 打不开波形12-31
• · calibre做svs时，与非门A/B输入端互换，报错12-31
• · DFF的internal power比switching power要大。为啥？12-31
• · scan mux后需不需要create_generated_clock12-31
• · 防止天线效应时，layer jump为什么不往下层Metal跳线？12-31
• · 关于cts的trunk、leaf、top，请大神帮忙答疑解惑12-31
• · noise和xtalk之间有哪些不同12-31
• · RC参数提取，EDI12-31
• · 求助！encounter进行P&R后，clkgate holdtime 不满足12-31
• · magic-semi 公司IC数字后端职位 （实习生，应届生，engineer和leader）12-31
• · 问一个CDL IMPORT时device map file的问题12-31
• · 在dc中使用saif测试功耗 为啥功耗一直是012-31
• · 非ICG的clock_gate timing check问题12-31
• · 关于clock gating的 set_clock_gating_check12-31
• · ASIC bottom-up综合问题12-31