请问一个die中可以同时使用9T跟12T的STD吗？

可以的

谢谢啊，请问下这样做在制作过程有什么特殊的要求吗还是跟同样T的chip一样的做?

当然可以 注意powerplan

同一个制程的没问题的。9T区域和12T区域留点距离不会出底层的VIOLATION就可以了。

请问9t 12t分别是指什么啊

指的走线的track
stdcell的高度可以按照走线的track来区分，7t/9t/12t就是指的不同的单元高度，layout的面积不同，也涉及到走线的难度问题

有个问题，，9T和12T的应该是不同的库，有不同的tf，这个怎么一起读进去呢?

不同的tf取决于你用几层Metal绕线，跟你用的ref library是9T还是12T没关系。

是我没有说清楚，我用到的工具是encounter，也就是说9T的是一个lef，12T的是一个lef，9T和12T库中的cell名字是不一样的（12T库的后缀是12T）这两个想来都应该读进去，但是其中的site等等信息是不一致的。我尝试过将两个lef合成一个，可以读进去，但是新的问题是12T的库中的cell的timing信息（。lib）完全没有被识别（可能是9T的先读进去的缘故）。

我觉得你自己描述问题的时候心里已经有了答案了

汗一个。之前我觉得是这种情况不能放在一起同时做PR，可是看到这个帖子里大家说可以，，所以才请教一下

我也没做过，猜一下哈，你读入数据后，specify Floorplan中的advanced中的site是可选择么?如果可选择，那就选好区域Row--cut core row， 然后再 create core row，选择你想要的site就好了。
注意两个不同site的区域的间距就好。

问题在于我在试图把他们同时读进去的动作还没成功，，，还没到能做floorplan的地步

不同区域create 不同的row就可以了， standard cell是要放在自己的row里头。

啥错误，自己debug一下

当然可以， CPU模块很多要用到12track

不知道您是否有过类似项目的经验?能详细说说具体怎么做么?目前主要是不知道怎么处理网表，sdc以及lef才能一起读进去?

是我没有说清楚，我用到的工具是encounter，也就是说9T的是一个lef，12T的是一个lef，9T和12T库中的cell名字是不一样的（12T库的后缀是12T）这两个想来都应该读进去，但是其中的site等等信息是不一致的。我尝试过将两个lef合成一个，可以读进去，但是新的问题是12T的库中的cell的timing信息（。lib）完全没有被识别（可能是9T的先读进去的缘故）。

小编，请教，走线难度，9t和12T哪个更难?为什么?

其实走线难度单纯的看肯定是12T的容易些，但是也不能单纯这么看。你可以归类总结下，LVT，RVT的哪种单元高些，矮的单元一般为了high density，在其它方面就会有牺牲。
我们设计的时候还要考虑到功耗，面积，性能等因素，所以最终决定因素也不在于绕线本身了，如果实在绕不开还可以加met层或者扩面积来解决，所以看具体项目具体来权衡分析，没有标准答案

您说的有道理，可是有个疑问，9T的lvt cell和12T的HVT的cell，哪个timing更好，速度更快呢?实际设计中，当我们比较在意timing时，优先选择哪种?