ASIC bottom-up综合问题

# d is top_design
read_ddc ./${DDC_PATH}/a.ddc
read_ddc ./${DDC_PATH}/b.ddc
read_ddc ./${DDC_PATH}/c.ddc

define_design_lib default -path ./analyzed
analyze -f sverilog -vcs "-sv -f ./script/d.f"
elaborate ${TOP_DESIGN}
#省略其他部分
set_dont_touch a*
set_dont_touch b*
set_dont_touch c*
#省略其他部分
compile -map_effort medium
#省略其他部分

我这样做总是有问题，欢迎各位大牛指导下。
问题是对应c端口时钟找不到，原因我不清楚，排查了很久。
sub-modules a、b、c综合都没问题。

请各位看看，到底是什么情况。
麻烦了。

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求高手呢

??

苦逼的人啊
都没人回复
是这个问题没有技术含量吗?

不清楚

原因找到：down-up综合时，sub_module综合时不要change_names
好纠结的过程
希望以后各位初学者可以少走弯路

能不能分享下你的bottom-up综合脚本呢，好心的小编

thanks

dc 可以读入system verilog了?

21世纪初，就可以综合SV了

thanks a lot