FPGA,CPLD和ASIC
- · 如何2个PFGA同时下载一个程序11-26
- · hdl代码学习不明白的地方11-26
- · 本次的活动奖品为LX9开发板和FPGA书籍11-26
- · DC综合出来的clock和reset模块为unmapped11-26
- · xilinx ISE如何看综合之后的电路原理图11-26
- · redhat 9.0 能不能安装DC11-26
- · 代码层面的面积优化有哪些好的方法呢11-26
- · ISE12.4 implement错误11-26
- · cadence NC仿真出错11-26
- · **warning** exceeds analysis range11-26
- · 请教用altera 再带的RS IP核,自动生成的tb进行仿真时,出现问题请教各位大牛11-26
- · 请教Serdes库的Deterministic Latency模式的使用及配置 pattern信号对不齐11-26
- · 什么样的asic的设计结构是最好的11-26
- · 求大神教做基于FPGA的运动目标跟踪系统11-26
- · uart的verilog程序的仿真怎么加激励呀11-26
- · NC verilog中怎么运行.do文件?11-26
- · 求助:VHDL package 中定义信号,仿真出错11-26
- · 请教linux里面ctrl z操作过头11-26
- · 使用VCS问题求助……11-26
- · quartus II无法调用第三方的EDA11-26
- · FPGA的发展前景11-26
- · Altera clock mux一问11-26
- · dBFs,dBm11-26
- · 请教如何在DC综合后在modelsim中把.lib的库加进去做仿真呀?11-26
- · 什么是同步逻辑和异步逻辑?11-26
栏目分类
最新文章
