微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > uart的verilog程序的仿真怎么加激励呀

uart的verilog程序的仿真怎么加激励呀

时间:10-02 整理:3721RD 点击:
求教大神,小女子最近被分配到做一个用fpga实现的uart,好不容易找到代码编译成功后发现仿真激励不知道怎么加,代码肯定是没有问题的,但是我加的仿真应该没对,仿出来的波形很奇怪,求大神指教!不胜感激!

顶一个
这东西真不好说,反正是仿功能嘛,按功能来仿,写的时候时序什么的小心点就是了

你把代码贴出来。我帮你看看。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top