DC综合出来的clock和reset模块为unmapped
时间：10-02
整理：3721RD
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首先介绍下情况
1. 对多路选择的multiple clock， 已经设置了set_case_analysis并且disable_timing了
2. 对分频的时钟都在分频寄存器的Q端 create_generated_clock
3. 门控时钟没加什么constraints
4. clock和reset的module都设置了dont_touch, set_ideal_network,以及set_drive 0
问题是：
DC synthesis的结果是clock和reset module都是unmapped cell，其它cell都正常， 看violator report里面的critical path， 时钟的period， latency， uncertainty等attribute都对着， 就是不知道为什么时钟和复位module都是unmapped cell呢? 网表里面这两个module都是GTECH的东西，确实没有mapping到technology library里面的gate cell。
部分网表如下：
//这里本来应该是个register的
\**SEQGEN** gate_en3_reg_0_ ( .clear(N9), .preset(1'b0), .next_state(
gate_en), .clocked_on(N13), .data_in(1'b0), .enable(1'b0), .Q(
gate_en3[0]), .synch_clear(1'b0), .synch_preset(1'b0), .synch_toggle(
1'b0), .synch_enable(1'b1) );
//这里应该是个mux
SELECT_OP C79 ( .DATA1(pll_fout1), .DATA2(clk_ext1), .CONTROL1(N0),
.CONTROL2(N1), .Z(clk_main) );
请各位大侠指教:
1）时钟和复位module为什么会是unmapped cell呢?是不是我对时钟和复位的约束不对?
2）如果这个情况是正常的，我怎么仿真呢?把网表里面的clock和reset删掉，换成behavior rtl code来仿真可以不?不然GTECH的东西有相应的simulation model吗?
1. 对多路选择的multiple clock， 已经设置了set_case_analysis并且disable_timing了
2. 对分频的时钟都在分频寄存器的Q端 create_generated_clock
3. 门控时钟没加什么constraints
4. clock和reset的module都设置了dont_touch, set_ideal_network,以及set_drive 0
问题是：
DC synthesis的结果是clock和reset module都是unmapped cell，其它cell都正常， 看violator report里面的critical path， 时钟的period， latency， uncertainty等attribute都对着， 就是不知道为什么时钟和复位module都是unmapped cell呢? 网表里面这两个module都是GTECH的东西，确实没有mapping到technology library里面的gate cell。
部分网表如下：
//这里本来应该是个register的
\**SEQGEN** gate_en3_reg_0_ ( .clear(N9), .preset(1'b0), .next_state(
gate_en), .clocked_on(N13), .data_in(1'b0), .enable(1'b0), .Q(
gate_en3[0]), .synch_clear(1'b0), .synch_preset(1'b0), .synch_toggle(
1'b0), .synch_enable(1'b1) );
//这里应该是个mux
SELECT_OP C79 ( .DATA1(pll_fout1), .DATA2(clk_ext1), .CONTROL1(N0),
.CONTROL2(N1), .Z(clk_main) );
请各位大侠指教:
1）时钟和复位module为什么会是unmapped cell呢?是不是我对时钟和复位的约束不对?
2）如果这个情况是正常的，我怎么仿真呢?把网表里面的clock和reset删掉，换成behavior rtl code来仿真可以不?不然GTECH的东西有相应的simulation model吗?
你小子呀?不是下周台湾人就会来帮你们搞定这个design么?到时候，怎么解决的，一定要告诉我啊！
我也遇到了相似的问题,还望高手指点.
dont_touch设置有问题啊。你设置了这个东西，他就不给你MAP了
thank you
谢谢啊····
i've encountered this before, but that's caused by the librar file do not have a flip-flop instead.
感謝分享啦
曾经遇到过类似问题，看看解决方法。多谢lz
也关注一下
关注下
都don't_touch了，怎么可能去map呢。
看网表嘛。
估计是对那两个模块设置dont_touch了
2楼正解。设置了clk为dont_touch属性，所以不会映射到cell。
对仿真没有影响吧。
关注一下
学习一下
多看多学多听大家的讲解
学习了 学习啊