Altera clock mux一问

Altera FPGA 采用 PLL，输出5个时钟c0/c1/c2/c3/c4
想用clk_sel[2:0]来选择其中的一路clock， 作为子模块的时钟。
请问要如何处理?
可以直接用 clk = clk_sel[2:0]==3'b000? c0:
                        clk_sel[2:0]==3'b001? c1:
                        clk_sel[2:0]==3'b010? c2:
                        clk_sel[2:0]==3'b011? c3:
                        clk_sel[2:0]==3'b111? c4;
吗?  quartus会自动将clk 定义到时钟网络上?
xilinx应该是不允许使用组合逻辑的，必须用BUFGMUX来选择。
Altera应该如何做呢?
请Altera达人帮忙解惑一下，谢谢！

如果你想在工作时实时切换，就有点麻烦。没有这个要求的话代码直接这样写就可以了，如果综合出来全局时钟不符合你的要求，就在Assignment Editor里对clk节点作全局时钟的手动定义。