IC版图设计交流
- · LVS遇到调用相同模块的时候,报出错,如何解决12-30
- · 如何防止差分高频信号线的能量泄放到衬底上去啊?12-30
- · IO上,一个nmos放在悬空的Nwell里,有什么好处吗?12-30
- · rule语句12-30
- · icc layout产生多余管脚,calibre报错12-30
- · 运算放大器版图设计时需要注意的地方12-30
- · calibre pex 寄生反标12-30
- · 请问大神们,有没有装好cadence,assura,calibre的虚拟机文件下载啊12-30
- · 芯片中 薄金属 或厚金属 的厚度 大致是 多少?12-30
- · 关于zoom到一个版图上指定位置的点操作的问题12-30
- · 寻一位版图经验丰富的合伙人12-30
- · virtuoso cannot set the entry layer to be invisible12-30
- · 版图设计中怎样有效的减小闩锁效应?12-30
- · 在画ESD保护电路的版图时应该注意哪些问题?12-30
- · 导入GDS后怎么让实例孔变成PCELL孔类型12-30
- · 求教 TSMC-0.18工艺一个层次12-30
- · skill question112-30
- · 关于virtuoso运行环境,菜鸟求科普12-30
- · pex from schematic12-30
- · drc检查提示off grid12-30
- · 关于版图寄生参数仿真12-30
- · calibre PEX参数提取12-30
- · T18工艺 LVS报错: bad component subtype12-30
- · 求助,contact没定义!12-30
- · calibre 的lvs中哪个option是可以决定BAD DEVICE报不报的?12-30
栏目分类
最新文章