ERC错误与LVS warning 问题

画flash ADC版图时schematic与layout已全部match, 但是ERC pathchk polygons database有一处报错：ERC PATHCHK ！ POWER && ！ GROUND NOFLOAT, 报错的位置都是在分压电阻生成的ref电压走线处，不知各位有没有碰到过，这是什么原因呢，是否可忽略?另外，画一个开关电容全差分运放时，报了一个extraction warning :stamping conflict in SCONNECT - Multiple source nets stamp one target net. Use LVS REPORT OPTION S or LVS SOFTCHK statement to obtain detailed information. 请问这是什么问题，可以忽略吗?请大牛指教啊

建议你把ERC这个报错的命令内容发上来

ERC和软连接都会对芯片的性能产生影响，都需clean.

顶。

If youy have LVS clean, you maybe able to ignore ERC error. But if you have soft-connect flag, you need to fix it..
ERC PATHCHK ！ POWER && ！ GROUND NOFLOAT---- a transistor did not connect to power, nor ground. It is OK if schematic has that.
Soft-connect, two different signals connect to same signal.you either have short, or miss labeled.
In my experience, soft-connect is more serious than ERC. We follow schematc to do layout, if LVS clean, we do not question ERC (you need to let designer know). But soft-error is your responsibility to fix (Layout).

ERC pathchk polygons database, ERC PATHCHK ！ POWER && ！ GROUND NOFLOAT
不要紧，这个erc只是info，很多情况下都有的， 就是说既不是power，又不是ground的net ，
erc error还是要看的， 最好自己看懂，有些问题是真正的问题，会影响DRC/LVS 的，
extraction warning :stamping conflict in SCONNECT - Multiple source nets stamp one target net. Use LVS REPORT OPTION S or LVS SOFTCHK statement to obtain detailed information
SOFT CONNECT 肯定要看的， 估计你ADC 的PSUB2 没画吧， soft connect会影响LVS结果的，
一般就是某些该连的net没有连，power net没连接好， gnd没有标识在一起，

谢谢楼上几位热心的回复，您说的PSUB2是什么意思，我是菜鸟一只，第一次画ADC的版图，这一层好像一直不画的@@

单独的IP 是不用画，但是 模拟地和数字地在一个芯片上 而又不是连接在一起 就要画，
也就是芯片上有多个地的时候，比如VSS , VSSA , VSS33 等，但是calibre只能认识一个地，
用PSUB2/SUBD 盖住IP ， calibre就知道了 这个是另外一个地，和数字地VSS（ core gnd） 是
2 个地，在芯片上是断开的，但是在pcb版级可能相连，
这就是soft connect，即2个地通过substrate 是连到一起的， 但是又不是直接相连，有一定的电阻和寄生，
凡是有多个VSS的时候 都要画这层的， 避免soft connect 问题， 你看看看pad的layout上都有这层
也就是让VSS33 分开的意思，
没有SUBD/PSUB2 还有可能导致lvs过不了的，因为calibre没法接受多个地

8楼说的有道理，其实这个层次是主要是用来做LVS用的。

学习了，5楼的英语不错，8楼小编的知识更广

ERC error会起到一个警报的作用，但是softconnection一定是真错，layout上有结构违反foundry定义的rule，比如电阻要全部被nwell围住，如果nwell只是把diffusion区域围住，layout上没有nwell的区域就会生长pwell，这个pwell是接不到电位，甚至连pick up都无，可能lvs会pass，所有LZ一定要仔细查查。

ERC 的错误最好每条都check一遍，一遍有真正的错误。

我也碰见过

psub2应该是TSMC的叫法

SOFT肯定是要清的啊！像LZ那条ERC很多时候都会报错。并不是真正的问题

The soft-conn should be eliminated,especilly when you use PSUB2 or similer structure.
Do not care about the name of different SUB,you have to know the purpose of these.
If you still have questions,try to read DRC manual,I think you will get the answer.
Good luck.

这个以前倒是没有注意过。但是也是知道需要隔离不同的地的。当时也是师兄教的。

感谢小编的分享

SOFTCHK如果不清理，很大程度上會影響整個LVS的正確性

ERC Error主要是检查软连接，有源无地，有地无源，无源无地等等问题，看看Menu还是很好理解的。

帮了大忙了，找了一下午问题原因，看到这段回复才恍然大悟，实验了下，确实是小编说的原因。

学习

学习了，谢谢谢谢

就是有floating的psub