IC版图设计交流
- · lvs flat ,layout flat run lvs 有什么区别。12-30
- · 请教各位,如何将下图中的 PAD ESD DIODE 连接到电源?12-30
- · TSMC0.25工艺的BCD 30伏左右的PDK12-30
- · win10怎么装cadence?求教12-30
- · 关于UMC软连接12-30
- · layout 中path的width 属性 能不能放到Pcell的parameter中去?12-30
- · 哪位前辈能不能指点下,版图上为什么栅上不能走金属,以及什么加虚设?12-30
- · Rve打开svdb的窗口不显示virtual connect net的warning12-30
- · 刚开始接触61,挺新颖的界面12-30
- · cadence skill 资料12-30
- · 请问为什么给宽铝挖槽,结果产生了一些offgrid的DRC错误?12-30
- · 版图中隔离管的作法(多衬底电位该如何处理)12-30
- · 请教Psub2的问题,谢谢大侠们!12-30
- · ic617 QRC错误12-30
- · 大神们帮帮忙,drc错误12-30
- · ic615里的pvs太强大了12-30
- · calibre drc 与 assura drc12-30
- · 删除隐藏文件报Device or resource busy ,删不掉12-30
- · 求一个polygon到path的转化SKILL12-30
- · Cadence IC616 layout 问题12-30
- · 单独lvs和pex中的lvs结果不一致12-30
- · 如何将完整的版图中的所有label快速删除12-30
- · 提取寄生电感12-30
- · PEX提取寄生参数时电阻数目变多了12-30
- · 请指教,这个是什么管子?12-30
栏目分类
最新文章