IC后端设计交流
- · primetime PT 抓leaf cell12-31
- · ICC在opt_route后无法查看时序报告,求助,谢谢12-31
- · 后端关于CTS后的uncertainty12-31
- · 分频电路12-31
- · icc中soft blockage和hard blockage的区别及设置12-31
- · 同步电路怎样通过时序避开毛刺?12-31
- · 想问一下高手,数字后端与数字前端最大的不同是什么?12-31
- · 关于数字IC基础学习的问题12-31
- · macro的输入端floating的问题12-31
- · IC Compiler 不在Macro上层绕线12-31
- · 怎么分析tree的结构12-31
- · Nanosim,HSIM与VCS混仿环境设置问题12-31
- · perl的use的相关的一个问题12-31
- · ncverilog后仿时怎样反标sdf?12-31
- · design 各阶段所做的check12-31
- · 在sdc create_clock之后,需要加set_ideal_network吗12-31
- · 芯片内部有一个clk_switch 模块 sdc里需要怎么定义?12-31
- · 求助大牛pcell MOS管Gate端CT如何设定重复?12-31
- · 请问下工艺和速度相关问题,有熟悉的帮忙解答下12-31
- · 关于数字后端的一些问题12-31
- · 关于DC中的ungroup命令12-31
- · 求助 DC执行Error12-31
- · vcs200912的使用问题simv12-31
- · 求助:AES加密算法如何验证其功能(verilog实现)12-31
- · 综合完之后,显示面积为0,还有unmap的警告,哪出问题了?12-31
栏目分类
最新文章