同步电路怎样通过时序避开毛刺？

我看到有些资料说，在同步电路里可以通过时序关系避开毛刺。请问具体是怎么实现的呢?写rtl的时候可以看到毛刺大概出现在什么时候，然后通过delay或者加快时序使这个毛刺避开clk capture的时候?

你都说了是同步电路了，工具自然是会检查timing的，STA的timing clean的电路，clock当然不会抓到毛刺。STA的setup/hold检查，直观一点说，就是为了让抓信号的时钟沿出现在数据中段稳定时刻，避开可能存在毛刺的数据信号跳变处。
时钟只有在抓异步信号时，才可能抓到不稳定处，从功能上看，只是最后信号被稳定抓到的早晚问题，当前抓到0还是1都不影响功能。

其实我的问题是，怎样预测毛刺出现在哪个时间点上?怎样避开的呢?

回复 2# 杰克淡定
"直观一点说，就是为了让抓信号的时钟沿出现在数据中段稳定时刻，避开可能存在毛刺的数据信号跳变处。"

多个同时变化的信号在做组合逻辑时会出现毛刺。同步信号的毛刺不需要从设计上去考虑避开，做完CTS routing后时钟不可能会抓到毛刺。

“同步信号的毛刺不需要从设计上去考虑避开，做完CTS routing后时钟不可能会抓到毛刺。”

为什么呢? 为什么routing之后时钟不可能会抓到毛刺? 某条path上出现的毛刺应该会在某个时间窗口出现，这个窗口是通过什么计算出来的，又是怎样规避的呢?

你先去学习一下STA吧

我的愚见：如在逻辑门中，两个输入的信号跳转不同步就会产生毛刺；在寄存器中，如果输入数据端在时钟有效沿没到来前就跳转，便会导致输出错误。曾经遇到时钟是逻辑门的输出，导致时钟信号上有毛刺，所以我认为，跟时序相关的信号采用“<=”赋值

受教了！