Cadence中怎样从Schematic电路/Layout版图导出Verilog网表？
非常感谢大家的帮助！
这个可以导出来吗?不应该吧，是不是design flow的东西需要再看看……
我也不知道能不能导出来，所以才来问问。呵呵！
我是菜鸟来的，说不对的地方还请见谅，呵呵……
我也是菜鸟啊，呵呵！
同问，在这块纠结着
同问这个问题怎么解决
解决了么?这两天我也在纠结这个问题，求指导，我的QQ397347134
ic5141的tools->simulation->NC-verilog可以从电路导出verilog，但是遇到instance是bus的时候有问题。
还在摸索中。
要看你的电路是想导出模拟的网表，还是数字的网表，流程是 不一样的
从layout的话calibre的PEX可以弄出netlist，就是parasitic extraction什么的，另外用ADE L 可以从schematic弄出netlist（没记错的话在Simulation选项下面有个netlist）
但都不是verilog格式的。
感觉晶体管级的电路没法导成verilog吧……可以导成.sp格式的，用于spice仿真
帅哥这个问题你解决没有，我也遇到相同问题，你知道怎么解决么?
是不是.cdl或者.db文件?
同问，如何由模拟IP导出.v文件
请问小编解决这个问题了吗?我摸索了很久也没解决，你能不能给我指点一下呢?谢谢！
如果是纯模拟的电路是不可以的。
如果是设计的数字后端标准单元库中的单元呢?比如说反相器，与非门等
那应该可以的
Gds 文件不是晶体管级的吗?即便提取出来也只是netlist文件，也还是晶体管级。verilog描述数字电路，导出ncverilog也只是针对数模混合电路的描述语言，和Verilog还是不是一个东西，因此提不出来。来自研一小菜的愚见。
keyi de
谢谢分享
如果是建库，在完成时序信息文件输出后，可继续输出Verilog或者VHDL文件
SignalStorm的话，alf2veri-alf TT.alf-verilog example.v但是elc就不行了，摸索中。