请高手指教占空比对clock tree 有什么影响啊？

如果设计中既有上升沿FF还有下降沿FF的话，占空比的偏差有可能使时序变差

是啊， 造成时钟波形不好吧啊，容易产生 glitch， min_period， timing问题的

在有正反沿check timing的地方，如果duty cycle 不好，就比较容易出问题，不过做clock tree的时候，是不是可以适当的用一下clock inverter呢?因为即使是clock buffer，它的上升沿和下降沿都还不是最balance的，用clock inverter来减小这个 rise和fall之间的skew可能会好些。

正解 ， ck inverter对占空比的恢复很有作用
而且inverter面积小， 速度快，没什么理由不用的，
我挺喜欢ck inverter的

哟西，原来还有这个原因，每天来后端论坛逛逛，学到不少东西啊

但是为什么占空比会造成glitch、timing的问题呢?glitch不就是由于net delay造成的么?是不是因为D触发器是由两个锁存器造成的，所以占空比会影响timing呢?

占空比到了极限就是 有效电平太短啊，相当于min period都没了啊，
时序电路没法工作了啊，glitch当然容易有了，

多谢小编和各位朋友的帮忙！
原来如此啊，受益匪浅

请问小编，CKbuffer如何设计能使占空比好，比如P/N管的宽度如何设置?
原理是什么呢?

这个问题太好了，
至于circuit level 如何设计，使得balance rise/fall Delay ,不太清楚，
估计是微调 P/N 管的W/L ， 有些原理的公式的， 到时候hspice仿真就知道了

受益匪淺

小编好，请问在encounter或者innovus中有没有命令报告CTS之后的duty cycle情况吗?