CTS时如何约束Macro时钟的占空比

在做CTS时，如何约束Macro时钟的占空比。比方说有一个设计TOP层里包含一个Module，这个Module和top是分开单独设计的，但是这个module对时钟的占空比很高，这个对时钟的占空比的处理是在top层还是在Module里，应如何处理?module只提供给top层lef.

不太好约束时钟的占空比，可以试试
1) 只使用clk inv
2) 对称放置clk inv
3) 使用clock mesh
4）要在top和module都注意
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我碰到过类似的问题，
主要是先用CKINV来做tree，然后PT里面看到duty cycle是否有问题，差异有多大，
加一些普通的buf（即不balance的buf）来补偿rising 和falling delay的区别，注意加buf的点，不要补反了
这样直接ECO会改变clock的latency，即使在clock root点加，inter clock timing也还是可能有问题，
所以最好先跑一遍，PT看看差异有多大，确定加多少buffer，然后重新做cts，手动加完buffer后再做tree