请教MUX选择时钟的约束问题

主时钟clock分频后经过MUX1，选择出clk_enc时钟后再分频，进过MUX2选择出clk_data，clk_data再2分频得到clk_data_2。其中clk_dvi4、clk_div8、clk_enc、clk_data、clk_data_2进过手动插入的门控后作为其他模块的时钟。我通过create_generated产生时钟后，使用set_clock_group后，综合还是会出现clock crossing domain.初学者，思考了很久都没解决，请教各位，怎么约束能避免clock crossing domain?

每create一个clock就会出现一个clock_domain，当然也会出现cross_clock_domain，都是同步clock就不会出现setup slack

试试在分频的地方都加上generate clock, mux 用case analysis选择确定的时钟

能发一下 set_clock_group 是怎么设置的吗?

这个问题还是要看设计意图是什么，你的表述没有说清楚，我们假设你clock分成的四路都是异步的（默认是同步的），因为你想避免不同clock cross间检查，所以可以在mux输出定义四路时钟，并且将这四路设置为physical_exclusive，第二级mux也一样。但是如果是要做同步的话，最好就不要这样做了。