请教一个约束问题

假设某个模块A包含两个子模块，这两个子模块不会同时工作。
模块A只有一个时钟和一个模式选择信号mode。
A中有两个gating cell，其使能端分别为mode和~mode，产生了两个
时钟clka和clkb。这种情况怎么约束?
是用generted clock?
如果只对主时钟约束，那么gating会有setup，导致timing不够用。
而由于模式一开始是确定的，所以我觉得这个gating cell的timing不用
去检查setup。
手机码子，没图。有朋友帮忙看看么?非常谢谢

create_clock定义主时钟
create_generated_clockclka
create_generated_clockclkb
这样gating会有setup违例?
能报出来看看么

gating cell是有对使能端setup check的，如果用mux，就不会有timing问题。
要看使能端的startpoint是哪里?

这个就create一个时钟就行，时钟会穿过clock gating的器件的，时序方面让后端修下就可以。