dc综合约束

请问在用dc综合，对design（包括subdesign）进行约束的时候，是否所有的port都要加约束，对控制信号，数据信号需要分别处理吗（控制信号可加可不加约束，数据信号需要加约束）?多谢了，在线等

理论上是所有的instance ，ports都应加约束的

路过。

谢谢。

对，负责有的路径计算信息不全或不真实

学习下

\(^o^)/~谢了，学走了~

所有的管脚都要加约束的，

学习中！
谢谢分享

那所有管脚的约束信息该怎么定义?

我想LZ说的是综合策略strategy，如果自顶向下的话，那sub_design自然是不需要约束的。top已经约束过了。
反之，自然就需要一个模块一个模块的自己预算时间，设置约束了。
两种方法各有优缺点，不再累述了，《…高级综合…》有一整章节是讲这个的。

谢谢分享你的设计经验

都要加

学习中！

这个要参考库的文档，还有设计的参数吧。至少要有一个buget。

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