异步时钟的约束

请教各位大神有谁碰到过这种情况吗?有两个源时钟clk24和clk192，他两是异步的，然后一个clk1它是寄存器的d端输入，寄存器的时钟端是clk24，输出端是CLK，也就是说clk24和clk192同步出了时钟CLK。现在的问题是clk192那个时钟的频率是变化的，但是我在dc声明的时候是写的它的频率为192M，当它为192M时它的时序是正确的，但是当它的时钟降低时，比如随便降低到162M，就会出现建立时间的问题，因为不可避免的会上升沿采到上升沿，请问这种情况该怎么约束才不会有建立时间的问题呢?

应该有multicycle的约束，或者是false path的约束

找开发确认设计意图，感觉这个设计没啥意义。