关于时钟约束

请教各位大神有谁碰到过这种情况吗?有两个源时钟clk1和clk2，他两是异步的，然后一个clk1它是寄存器的d端输入，寄存器的时钟端是clk2，输出端是clk3，也就是说clk1和clk2同步出了时钟clk3，那么clk3该怎么声明啊?另外，clk1，clk2，clk3之间的关系该怎么声明呢?同步还是异步呢?

create_clock -p 10 -name clk1 [get_ports clk1]
create_clock -p 11 -name clk2 [get_ports clk2]
create_generated_clock -name clk3 [get_pins */clk3] -source [get_ports clk2]\
-master_clock clk2 -add -divide_by 2
差不多就是这个样子。 所以clk2和clk3是同步。clk1和clk3是异步

但是clk1和clk3之间有talk，还能设为异步吗?

看看，学习一下

必须是异步设计啊，不然两个的phase和period全部不同，怎么talk啊。

必须是异步设计啊，不然两个的phase和period全部不同，怎么talk啊。