时钟约束

请教各位大神有谁碰到过这种情况吗?有两个源时钟clk24和clk192，他两是异步的，然后一个clk1它是寄存器的d端输入，寄存器的时钟端是clk24，输出端是CLK，也就是说clk24和clk192同步出了时钟CLK，那么CLK该怎么声明啊?另外，三个时钟之间的关系该怎么声明呢?同步还是异步呢?注：CLK和clk24，clk192都有talk。

如图：

CLK_1只是一个输出端，不算时钟，只是为了避免同步的不够所以多加一个寄存器而已，求高人指点！

顶上去顶上去顶上去顶上去顶上去顶上去

192/24=8, 如果 clk24和clk192来源同一个PLL，那么算同步时钟。否则就算是准同步，同频不同相，有个固定的相位差。
这个电路实现的是把clk24M的时钟信号，同步到clk192M的时钟域下。所以，采样正确的话，CLK的频率是24M。三个时钟之间算同步关系。
做时钟树的时候，这两个reg要挑出来处理，不能当作叶子。