• · 求助，encounter加inst的问题12-30
• · 用vcs加密的verilog文件，可以用ncverilog仿真吗？12-30
• · .35um没走完starrc和pt sta流程，直接用astro导出sdf文件后仿，可行么？12-30
• · Synopsys的DC工具12-30
• · encounter的版图drc问题12-30
• · encounter lvs问题12-30
• · 用PT做时序分析是对于设计中调用的DW怎么处理12-30
• · 综合后为什么空模块消耗了很多功耗？12-30
• · calibre pex 寄生参数 电容12-30
• · Cadence画版图的时候LWS只显示一种颜色是什么问题？12-30
• · Ubuntu 11.04安装 IC5141出现问题，求解决办法12-30
• · DC的时候报错12-30
• · siliconsmart工具import failed请教12-30
• · Encounter自动布线后DRC报很多n-well间距不够。12-30
• · ICC中在design plan阶段的PNS时候，power budget怎么得到12-30
• · DC综合完了check_design有warning（已解决）12-30
• · 摆完floorplan之后怎么能提前评估这个floorplan后期布线能不能布通？12-30
• · formality失败12-30
• · 综合的时候能不能处理黑盒子？(已解决）12-30
• · wire_load_mode问题12-30
• · OCV path_sharing12-30
• · icc的问题12-30
• · 不同工艺下电子迁移率有区别么12-30
• · Prime Time 2010 06 SP3 -4 文件12-30
• · ICC CTS 问题12-30