DC综合完了check_design有warning（已解决）

check_design有如下几种warning：
Warning: In design 'rd_buffer_release', a pin on submodule 'r170' is connected to logic 1 or logic 0. (LINT-32)
Pin 'DATA_TC' is connected to logic 0.
Warning: In design 'rd_buffer_release', the same net is connected to more than one pin on submodule 'r170'. (LINT-33)
Warning: In design 'rd_buffer_release_DW_rash_0', port 'DATA_TC' is not connected to any nets. (LINT-28)
请问这些warning可以无视掉吗?对结果有没有影响?
请各位高手不吝赐教啊，多谢啦！

目测可以

谢谢！

这个需要根据你的设计来看，比如你的DATA_TC被嵌位到了低电平上，你得检查你的设计，这是不是你想要的。如果是，就可以忽略，不是的话就得仔细检查找到问题所在。综合后，最好做逻辑等价性检查。

明白了，谢谢！