最近刚学DC，时序违例不知道怎么处理，求指导！

如图

1、图中第一个地方，为什么直接就有5ns延时?CCLK_clock是bus_clock的一个二分频生成时钟。
2、图中第二个地方，为什么会突然多出这么大一个延时模块?

3、另外，想下图中，出现这么多小延时模块是为什么?这个是违例的主要原因，要怎么约束和处理?

谢谢各位了！

自己顶。

再顶！

快顶不动了。

人呢?

怎么就没人来。

把transition也标出来

希望大神能解答

希望大神能解答

希望大神解答！感觉这几年好多问题都没人解答了啊

这些都是很基础的sta的概念问题，先去把基础补完，再来看吧

大神说的是