IC后端设计交流
- · DC 能综合异步时序电路么?12-31
- · 多级clock_gating对power有什么好处?12-31
- · input到output port之间的组合逻辑的约束问题12-31
- · LVS求助12-31
- · tetramax 遇到的问题12-31
- · DC中疑惑很久的一个问题 大家谁会12-31
- · ICC lab1 error12-31
- · 如何使用指定的CELL修复HOLD?12-31
- · rc综合后,Timing的简单问题12-31
- · DC 环境中path group设置12-31
- · tcl中 split 的一个小问题12-31
- · 求助,如何在encounter中创建不规则的die area或者 core area12-31
- · 关于starrc抽spef 运行StarXtrct时遇到的问题12-31
- · Design Compiler的max_capacitace和min_capacitance violations如何消除12-31
- · 关于lef转milkyway12-31
- · DEF文件中有看不懂的地方了,关于PROPERTYDEFINIT的定义12-31
- · 啥叫GBA PBA?12-31
- · connect_tie_cell12-31
- · astro时序分析结果和DC不同,且相差很大,为什么?12-31
- · Astro drc M1 间距问题12-31
- · 对 master 和 generated clock 需要设不同的 uncertainty 值吗?12-31
- · 后端面试--每日一题(076)12-31
- · about reset pin timing check12-31
- · set_load进行负载约束后遇到的max_transition violation问题12-31
- · Astro auto_route 出现child timer falied 错误12-31
栏目分类
最新文章