connect_tie_cell
但是最后吐出的网表还是有1'b1和1’b0
set tiepin [get_pins -of_object [get_nets -hir -all {VDD VSS}]]
connect_tie_cell -object $tiepin -obj_type port_inst -tie_lib_high TIEHIM -tie_lib_low TIELOM -max_fanout 25
这是我用的脚本
report_tie_nets 发现0个tiehigh 和0个
tielow
是不是不应该去get VDD和VSS呢，直接找需要tie hi，tie low的instance的pin呢?
要不你直接用cells_inst试试
谢谢回复。connect_tie_cells -obj_type cell_inst -object [get_cells -hier *] -tieh ..还是不行。icc吐出的网表还是有1'b1 1'b0
是不是connect_tie_cell前后还需要设置什么?
我的吐出的网表也有，有什么问题?
没有什么问题，我report_design -physical看了一下，应该是没有加全。tiehim和tielom的个数增加了。如果网表中有1'b1 和1'b0不是都应该通过tiehim和tielom接到vss或则vdd上吗?不应该是直接接到vdd 或则vss的。这是我的理解
好像应该这样理解：网表中的1‘b1和1’b0代表逻辑高电平和逻辑低电平常量，直接接电源或地来形成，至于是否需要通过tie hi和tie low单元来间接连到电源或地上，看工艺需求，现在的工艺一般需要通过这两种单元来间接连，起到ESD保护作用。
你说的是对的，我这个需要全部通过tie单元接电源或者地，你是怎么处理的
set getTiePins [get_pins -of_objects [get_nets -all -hier {VDD VSS}]]会搜索到一些inst的port
但是connect_tie_cells -objects $getTiePins -obj_type port_inst-tie_high_lib_cell TIEHI -tie_low_lib_cell TIELO -max_fanout 4
又提示上面搜到的port不是tie low tie high的全部skip了 问题就出现在这里 不知道怎么解决啊
小编，用你的方法，我也出现skip了，没接上，你是怎么解决的
你仔细查一下 skip的端口是什么有可能是原来被opt掉的逻辑，但是为了和原来的block pin一样 所以有的net直接tie 到ground上了这个是ok的
请问大家tie cell到底是什么意思?指的什么东西?
您好，小编，你的意思是最后吐出的网标即使有1‘b0或者1’b1也是可以的么?
如何保证应该通过tiehi cell和tiel cell的那些pin已经正确接上了呢?
我的的网标最后是有有1‘b0或者1’b1，cell全部都tie上了，有的instance没有tie，检查原因是因为，instance的逻辑都拖到地了。
至于如何保证应该通过tiehi cell和tiel cell的那些pin已经正确接上了，我也没有找到方法
在.18um工艺之前有，gate为接高低电位是可以直接接到VDD，VSS上的，但是在.11um后gate直接接到P/G上容易坏掉，所以要在gate和P/G间加一个做电阻作用的device. tie cell就是起电阻作用的device.
http://bbs.eetop.cn/thread-422756-1-1.html