input到output port之间的组合逻辑的约束问题

对于组合逻辑的约束，如果design中 从input port 到 output port 之间由一堆组合逻辑，那么是不是需要设置 virtual clock，
如果不设置虚拟时钟，这个逻辑的launch和capture 都是由实际时钟来驱动的，不符合实际啊；

大多数情况是false path， 或者有时候设个set_max_delay 控制下

不设置虚拟时钟的话，这个直通逻辑的launch和capture 都是由实际时钟来驱动的，不符合实际啊

可以报出来一条timing 看看，launch 和 capture clock 都是实际的时钟，而在实际电路中，并不是实际时钟来驱动的

没有关系，因为这种feedthrough在PD中会单独处理。设不设virtual clock没太大影响。

您好，能不能说的稍微详细一些！多谢了先

这里设虚拟时钟或者非虚拟时钟时序报告是完全一样的，你可以试一下

从逻辑上来说的确应该是virtual clock，但是设不设对PD没什么影响